Разработка, производство и продажа радиоэлектронной аппаратуры
|
Требуется программист в Зеленограде - обработка данных с датчиков; ColdFire; 40 тыс.
e-mail: jobsmp@pochta.ru
|
здрям. Вопрос общего плана: столкнулся я значит с такой проблемой (Xilinx ISE 7.1) ---- ++
Отправлено
Евгений_2 21 апреля 2009, г. 10:35
пробовал писать отдельные блоки (которые потом вставлял в схематик) на vhdl и рисовать в отдельном файле в схематике, смотрю- проект синтезируется совершенно по разному и работает по-разному (на vhdl) как надо. Думал, дело в vhdl. Но попробовал затем нарисовать то же самое не в виде отдельного блока, а напрямую в схематике в главном файле. работает всё совершенно по-другому.
В чем может быть дело? проект синтезируется по-разному, но на мой взгляд, логика везде одинаковая. Разница получается только в том, что где то я напрямую рисую в схематике, а где-то рисую сначала элемент, затем его вставляю.
Может быть, надо поколдовать с FPGA Editor и floorplaner, или это не поможет?
Составить ответ | Вернуться на конференцию.
Ответы