Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Программируемые логические схемы и их применение»
Подскажите как сделать задержку Verilog Xilinx
Отправлено
кодермодер
22 июля 2009, г. 13:55
подскажите как сделать задержку на верилоге без привязки к тактовому генератору плис и без внешней RC.
т.е. Bit=1 > задержка=5мкс > Bit=0
можно както использовать время прохождения сигнала через энное количество элементов?
Составить ответ
|
Вернуться на конференцию.
Ответы
Нет.
-
Сергей Ильченко
(22.07.2009, 17:38:47
93.81.249.212
,
пустое
)
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
умножьте 2 на три:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru