[an error occurred while processing this directive]
|
в точку! немало имел неприятностей по теме в контексте Altera/Max+plus II, причем Timing Analyser здесь не всегда хорошо предсказывал возможные проблемы - говорит, что все хорошо, а по факту не работают ответственные по скорости узлы - налицо как раз нарушение setup/hold time - в 10K40 врезалось восемь одинаковых модулей - один или пару из них переклинивало ;-(
И наоборот - анализатор говорит, что все плохо, а все работает ;-\
Собственно все эти корки начинались, когда матрица заполнялась уже процентов на 85 и сигнальные/тактовые цепи трассировались через логические яейки.
Но еще больше проблем с задержками вылезла при перетаскивании проекта с 10K40 на 10K70.. Конечно, ряд ухищрений помог, но сложилось впечатление, что матрица межсоединений(я вообще правильно вылажаюсь?(а то я тут уже придумал сокращение от "базовая логическая ячейка";-) )) там такая же, как в 40-й, только логики поболее.
а вот со вторым вопросом я не в курсе ;-(
E-mail: info@telesys.ru