[an error occurred while processing this directive]
|
в принципе механизмы задержки одинаковые
В описаниях цепей в Veriloge не может быть одновременно transport и inertial (но пользовались ли Вы в VHDL transport задержками?) - задается ключем симулятора
в задержках поведенческих в Veriloge есть несколько хитростей - но проще конкретный код посмотреть
===========
может был глючной симулятор?
E-mail: info@telesys.ru