[an error occurred while processing this directive]
|
ну например
если сигнал А зависит от Б (не в процедурном блоке) без временной задержки
то после изменения Б
А изменится через дельту единиц времени
или операторы := выполняются через дельту
(хотя я понимаю так, что дельта в современных симуляторах = 0)
но я не уверен т/к VHDL пользую редко и ньюансы могу не знать...
а параллельные блоки видимо могут исполнятся в один и тот же дельта-шаг
в Veriloge - все просто - есть шаг времени (задается директивой) и внутри этого шага может исполнятся сколько угодно событий
как все события закончились - переходит к следующему шагу
думаю что и во многих VHDL отсутствует эта дельта - эксперементируйте с вашим симулятором
E-mail: info@telesys.ru