Отправлено yes 23 января 2001 г. 12:46 В ответ на: Ответ: А вот из области бреда тогда... отправлено Навзничь 22 января 2001 г. 19:02

когда-то мне попадалась расскладка Verilog цикла - в каком порядке срабатывают =, <=, $monitor, #0 и т/п
если знаете где - поделитесь ссылочкой

а по поводу обратных связей - прогон повторяется до тех пор пока в модели не прекращаются изменения

(то есть во многих симуляторах можно увидеть такое 10000ns + 12434343cycles)

• А при проектировании прошивки для ПЛИС надо учитывать дельту-задержку каким нибудь образом — ДM   (23.01.2001 13:41, 40 байт)
  • нет (вообще-то при синтезе все задержки игнорируются) — дядя Федя aka yes   (23.01.2001 17:51, 187 байт)
    • Пример: пошаговая отладка - значения сигналов устанавливаются последовательно — Игорь   (23.01.2001 19:13, пустое)