Отправлено Навзничь 25 января 2001 г. 23:05 В ответ на: просветите по механизмам отладки в VHDL (в продолжение вопросов VHDL vs Verilog и присваивания с задержками) отправлено дядя Федя aka yes 25 января 2001 г. 15:30

Может быть мой способ по каким-то причинам и не годится для огромных моделей, но
1. Для входных сигналов делается тест-бенч - фактически генератор(на том же VHDL)
2. Выходные смотрятся с помощью например OrCAD simulate...

В принципе для выходных сигналов можно написать анализатор (VHDL), но "посмотреть" как-то больше нравится...

• вот у меня часто есть такая задачка — дядя Федя aka yes   (26.01.2001 13:40, 279 байт)
  • Ответ: Ссылка на литературу — Навзничь   (26.01.2001 19:05, 214 байт)