[an error occurred while processing this directive]
|
то есть не всякая конструкция языка может быть синтезирована
то есть то что работает в симуляторе - не всегда синтезируется
--------
в Verilog-e инициализационные блоки не синтезируются
наверно то же самое есть и в VHDL?
E-mail: info@telesys.ru