Да, и еще минус верилога (натолкнулся недавно): не понятно как сделать условную компилляцию в зависимости от значения параметра. Опять же в AHDL это делалось элементарно. («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Да, и еще минус верилога (натолкнулся недавно): не понятно как сделать условную компилляцию в зависимости от значения параметра. Опять же в AHDL это делалось элементарно.

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Озадаченный 17 декабря 2002 г. 17:21
В ответ на: Согласен только с тем, что машину состояний писать на верилоге кривовато, но по другой причине - надо описывать несколько always для разных целей. Вот на AHDL (альтеровском) тоже самое делается конечно проще. Остальные минусы верилога надуманные, особенно что VHDL более удобочитаем. отправлено Озадаченный 17 декабря 2002 г. 17:14

Составить ответ ||| Конференция ||| Архив

Ответы

Ответ: а `define и `ifdef чем не устриивают?(-) — Alesandro (17.12.2002 17:59, пустое)
- А как интересно можно через `ifdef определить именно ЗНАЧЕНИЕ параметра? Например, если PAR = 1, то одно компилим; если PAR = 3, то другое. Как? — Озадаченный (18.12.2002 21:03, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа