Отправлено 3.14 05 января 2003 г. 16:43

Воплощаешь проект в жизнь.
Засовываешь часть, проверяешь на задержки, все ОК.
Добавляешь еще, становится с натягом или вообще не в какие ворота (особенно это касается случаев когда остается мало места в кристалле).
Насколько понимаю, можно в файле ограничений указать допустимые задержки
для нужных сигналов, но может есть более простой путь?
Допустим размещаешь часть, а потом каким то макаром приплюсовываешь остатки.
Потребовалось редактировать старые проекты, создаваемые без временной верификации,
а их изменение чревато такими фокусами, что подумываю переписать заново.

• Была похожая ситуация для Xilinx. Заполнение под 100% (+) — vosss   (06.01.2003 16:09, 769 байт)
  • Продолжение ... (+) — 3.14   (06.01.2003 16:53, 440 байт)
    • IMHO больше протрахаешься. Действительно, лучше заново перепиши. Девайс-то, я так понимаю, небольшой. — Билл Гейтс   (08.01.2003 13:15, пустое)
• При заполнении больше 80% времянки резко становятся хуже. Самый простой способ - взять кристалл побольше :) — kilgor   (05.01.2003 17:59, пустое)
• Это что Xilinx? Или Altera? И вообще, о чем речь? Если, к примеру Xilinx (XST), то там есть опция для PAR - совпадающую логику оставлять без изменений (exact), или, если новая не "лезет", то leverage — Озадаченный   (05.01.2003 16:56, пустое)