[an error occurred while processing this directive]
|
"Assign->Global Project Logic Synthesis->Automatic Register Packing"
Независимо от установки этого параметра время компиляции становится очень большим при загрузке микросхемы на 90% и более, да и скорость работы получившегося проекта заметно падает.
Рекомендую постараться оптимизировать проект так, чтобы количество задействованных ячеек было не более 85%.
E-mail: info@telesys.ru