[an error occurred while processing this directive]
|
К сожалению я не специалист по AHDL но судя по тому что написано словами у Вас след ошибка:
последняя фаза передачи данных это когда frame=1, irdy=0. в следующем такте trdy должен быть = 1. у Вас trdy=1 по крайней мере через 1 такт.
(цитирую:if not already deasserted, trdy,stop,devsel myst be deasserted the clock following completion of the last data phase and must be tri-stated the next clock, PCI2.2)
E-mail: info@telesys.ru