Отправлено Игорь 12 февраля 2001 г. 15:42

есть следующий код: (примерно для altera maxplusII)
...
reg [15:0] A,B,C,...,OUT2
//
wire [15:0] OUT;
assign OUT = sel==0 ? A : sel==1 ? B : sel==2 ? C ... // обычный MUX
далее
always @(posedge CLK)
begin
...
sel <= 2;
OUT2 <= OUT; // ?????????????
...
end
почему регистр OUT2 не успевает зафиксировать нужное значение (из A,B,.. по выбору , зависит от sel)
и приходится писать след кусок
always @(OUT)
OUT2 <= OUT;
но я так не хочу
-------------

• клоки они того - быстрее логики — дядя Федя aka yes   (12.02.2001 16:51, 499 байт)
  • Ответ: — Игорь   (12.02.2001 19:58, 341 байт)
    • ну а в чем проблема? — yes   (13.02.2001 11:49, 626 байт)