Отправлено ДM 01 февраля 2001 г. 14:48

process (d(0),clk)
чем неправильна такая запись?
в книжке по VHDL такая запись допускается, ActiveHDL, это пропускает нормально и моделирует тоже.
А начинаешь в Foundation компилировать, говорит , что список чувствительности должен из одного сигнала состоять, может я чего не понимаю?

• а какой элемент должен получиться ? — дядя Федя aka yes   (01.02.2001 15:19, 377 байт)
  • Вся конструкция — ДM   (01.02.2001 16:11, 2019 байт)
    • Ответ: — John   (27.04.2004 03:28, 87 байт, ссылка)
    • Это не C или Pascal, это HDL, который реализуется не в регистрах и в ячейках памяти, а с помощью простой логики, а для FPGA, с помощью существующей внутренней структуры! — AlexP   (01.02.2001 21:58, пустое)
    • разъяснения.... — Навзничь   (01.02.2001 20:21, 918 байт)
      • Базара нет, я слабо разбираюсь в VHDL, тем более что болшьшую часть жизни(+) — ДM   (02.02.2001 09:19, 239 байт)
        • Ответ: Посмотрите почту — Навзничь   (02.02.2001 12:50, пустое)
    • Ответ: Вот этот кусман не синтезируется никак. См. — Навзничь   (01.02.2001 18:09, 74 байт)
    • не - сложно слишком :) - что это должно быть? — дядя Федя aka yes   (01.02.2001 16:54, 206 байт)