[an error occurred while processing this directive]
|
Все эти проколы возникают после фронта CLK (через какое-то время, определяемое типом чипа и сложностью компаратора, и однозначно превышающее время удержания для входа ENA). И если до следующего фронта (с учетом требуемого времени установления для входа ENA) всё это хозяйство успевает войти в установившийся режим, то можно смело выход компаратора подавать на ENA. Ведь состояние ENA важно только в момент фронта тактовой (-вр.уст и +вр.уд.), а до того как и после - на нем может быть что угодно.
Привожу простейший вариант (по модулю 5, два выхода, первый имеет "проколы", второй - нет), но ограничения по быстродействию у них одни и те-же, так как время установления что для ENA, что для входа данных идентичны :
CNTR[2..0]:DFF;
SYNCFF:DFF;
ENA_OUT[1..0]:NODE;[....]
CNTR[].CLK=CLK;
SYNCFF.CLK=CLK;IF (CNTR[]==4) THEN
CNTR[]=0; ENA_OUT[0]=VCC;
ELSE
CNTR[]=CNTR[]+1;
END IF;SYNCFF=(CNTR[]==3);
ENA_OUT[1]=SYNCFF;
E-mail: info@telesys.ru