Отправлено HR 27 января 2003 г. 16:50 В ответ на: Подскажите пожалуйста... отправлено Хочу все знать...... 25 января 2003 г. 19:04

Думается мне, что для PLD такой файл действительно будет шаманством. Все дело в структуре. В FPGA можно либо провести "короткое" соединение, либо "длинное", а можно еще и через генератор функции протащить. Так можно набрать задержку от min до достаточно большой. Чем и занимется трассировшик, когда трассу на сигнал прокладывает по заданным временным параметрам. А в PLD есть матрица межсоединений, и путь для всех сигналов от поставщика к потребителю _практически_ одинаков. Можно скачкообразно его увеличить на задержку на 1 элемент(т.е. как бы завести через петлю), но это уже достаточно грубый дискрет(~5,7,10 нс). Я как то еще пробовал задавать время задержки на выходном буфере(есть такой атрибут) - просидел с осциллографом целый день и разницы не увидел при различных цифрах.