[an error occurred while processing this directive]
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module or16or ( D, X);
input [15:0] D;
output X;
wire [15:0] D;
wire X;
wire [7:0] s;
assign s[0]= D[0] | D[2] | D[4] | D[6] | D[8] | D[10] | D[12] | D[14];
assign s[1]= D[1] | D[3] | D[5] | D[7] | D[9] | D[11] | D[13] | D[15];
assign s[2]= D[0] | D[1] | D[4] | D[5] | D[8 ] | D[9 ] | D[12] | D[13];
assign s[3]= D[2] | D[3] | D[6] | D[7] | D[10] | D[11] | D[14] | D[15];
assign s[4]= D[0] | D[1] | D[2] | D[3] | D[8 ] | D[9 ] | D[10] | D[11];
assign s[5]= D[4] | D[5] | D[6] | D[7] | D[12] | D[13] | D[14] | D[15];
assign s[6]= D[0] | D[1] | D[2 ] | D[3 ] | D[4 ] | D[5 ] | D[6 ] | D[7 ];
assign s[7]= D[8] | D[9] | D[10] | D[11] | D[12] | D[13] | D[14] | D[15];
assign X = (s[0]&s[1]) | (s[2]&s[3]) | (s[4]&s[5]) | (s[6]&s[7]);
endmodule
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