[an error occurred while processing this directive]
|
Ни на чем, кроме AHDL реальных проектов не делал. Хотя вроде знаю верилог, так как приходилось тест-бенчи писать для АСИКов (с AHDL'я сделанных). Основной вопрос - КАК в проектах на verilog (или, в крайнем случае, на VHDL) указывать синтезатору, что я хочу применить примитив CARRY, CASCADE, LCELL, EXP, ну и т.д. ведь далеко не всегда сам синтезатор может их как надо расставить. Не уж-то необходимо его как "black-box" вставлять ??? Неудобно ужасно...
E-mail: info@telesys.ru