Отправлено Shinuz 02 апреля 2003 г. 15:38 В ответ на: оценить задержку входного сигнала на ACEX (+) отправлено Shinuz 02 апреля 2003 г. 15:21

почему счетчики какие-то не синхронные в ACEX получаются ? Разряды переключаются не одновременно. Да и в регистрах тоже есть разница между разрядами.

• Время транспортировки сигнала по матрице коммутации, ну и схемотехнически трудно сделать идеальный счетчик. — cdg   (02.04.2003 15:43, пустое)
  • это понятно, но на той же MAX3K много лучше выглядит :) — Shinuz   (02.04.2003 15:47, пустое)
    • Такие вещи должны начинать волновать на частотах >50МГц и при накрутке логики. — cdg   (02.04.2003 15:50, пустое)
      • У меня как раз 60-80Mhz ;) соответственно и интересует, можно ли это как-нибудь оптимизировать. — Shinuz   (02.04.2003 15:52, пустое)
        • Ответ: — SAZH   (02.04.2003 16:40, 51 байт)
          • Я использую counter <= counter+1; :) пробовал расписать это на много строк (как если бы рисовал схему) - результат один. — Shinuz   (02.04.2003 17:45, пустое)
            • Ответ: — SAZH   (02.04.2003 18:45, 441 байт)
              • кстати при компиляции он говорит: (+) — Shinuz   (02.04.2003 21:45, 213 байт)
              • Пишу на Verilog компилю в Quartus2.2, не совсем понятно где именно "условие" и как правильные люди делают синхронные счетчики? — Shinuz   (02.04.2003 21:39, пустое)
                • Ответ: (+) — SM    (02.04.2003 22:08, 1775 байт)
                  • Спасибо за единственный конструктивный ответ :) (-) — Shinuz   (03.04.2003 10:00, пустое)
        • Задать частоту тактового синхросигнала и время распространения в критичных цепях, пусть ALTERA думает, если не получиться придется с AMPLIFY поиграть. — cdg   (02.04.2003 16:00, пустое)