[an error occurred while processing this directive]
Предвижу крики радости типа "еще один баран среди нас!!!" но попробую задать дилетантский вопрос :
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
Пытливый 04 июня 2003 г. 14:40
|
|
|
|
Объясните кто-нибудь русским языком, в чем отличие присвоения a = b от a <= b в Верилоге.
Заранее благодарен.
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Ха! Дональд Томас сказал по-другому: "If you don't follow the rules...?...you're dead meat." — Victor Yurchenko (04.06.2003 16:22, пустое, ссылка)
- Внутри (источник CSCI 320 Computer Architecture Handbook on Verilog HDL By Dr. Daniel C. Hyde Computer Science Department Bucknell University Lewisburg, PA 17837 Copyright 1995 By Daniel C. Hyde August 25, 1995 Updated August 23, 1997) с.17 — Victor® (04.06.2003 15:34, 1330 байт)
- Ответ: в статье поиск по слову "присвоение" — cdg (04.06.2003 15:33, пустое)
- Спасибо! — Пытливый (04.06.2003 15:56, пустое)
- (+) — cdg (04.06.2003 15:35, 53 байт, ссылка)
- Ответ: — cdg (04.06.2003 15:34, пустое)
- Ответ: — cdg (04.06.2003 15:34, пустое)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru