Отправлено _Aquarius_ 22 июля 2003 г. 10:23

Пишу собственную PCI Target32 корку для acex1k50qc208-3 (на ней собрана прототипная плата), позже планируется перейти на Speed Grade-1 в конечном устройстве.

При оптимизации машины состояний столкнулся с такой проблемой: не получается оптимизировать все функции переходов к виду LUT -> CascadeLUT -> Flip-Flop, что необходимо для соблюдения Tsu=7ns.

Вопрос: насколько надежно ( понятно, что это корявое решение из-за возможных гонок) сделать выходы Devseln,Stopn,Trdyn на шину комбинаторными в виде LUT -> CascadeLUT -> Flip-Flop -> LUT ?
Строятся ли реальные устройства с такими шинными выходами ?
Может есть другое решение проблемы?

Всем спасибо за ответы.

• Нет. Только с выходов триггеров. — IgorK   (22.07.2003 12:13, 73 байт)
  • А как тогда быть с PCI66 (Tsu=3ns)? — _Aquarius_   (22.07.2003 12:22, пустое)
  • Что глитчи от одного LUT так сильно испортят сигнал? — _Aquarius_   (22.07.2003 12:20, пустое)
    • Ответ: — IgorK   (22.07.2003 15:04, 254 байт)