Отправлено sirin 29 июля 2003 г. 13:10

Есть тригер, с которого идет сигнал на внешний выход. Если задержка от тригера до пина >12,5 нс - то все нормально, а если меньше - то у устройства, подключенного к Altera, падает PLL. Можно ли как нить в MAXPLUS 10.2 настроить выходную задержку сигнала?

• Нужно триггер разместить в IOC. Тогда задержка будет Tiod=4нс для скорости -3. — Victor Yurchenko   (30.07.2003 13:03, пустое)
  • Виноват, не туда посмотрел. Задержка Todx, где х зависит от напряжения питания вых. буфера и опции Slow Slew Rate. От 3,9 нс. — Victor Yurchenko   (30.07.2003 13:11, пустое)
• Ответ: Можно вставить LCELL , но способ корявый: задержка будет меняться в зависимости от разводки ПЛИС при компиляции. — _Aquarius_   (29.07.2003 15:04, пустое)