По сути проблема в том, чтобы понять, если CPLD 20 вентилей на ЛЭ, FPGA 12 вентилей на ЛЭ, то как это может быть, если только лишь регистр, едва ли может быть D-Latch - на нём нельзя сделать clk'event. Там или Master-Slave или они укорачивают Clk, дифференцирующей цепочкой. Вспомните структуру D-триггера, неужели никому не интересно покопаться в структурах ПЛИС поглубже, чем пишут в доках ? («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] По сути проблема в том, чтобы понять, если CPLD 20 вентилей на ЛЭ, FPGA 12 вентилей на ЛЭ, то как это может быть, если только лишь регистр, едва ли может быть D-Latch - на нём нельзя сделать clk'event. Там или Master-Slave или они укорачивают Clk, дифференцирующей цепочкой. Вспомните структуру D-триггера, неужели никому не интересно покопаться в структурах ПЛИС поглубже, чем пишут в доках ?

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено algent 13 августа 2003 г. 19:06
В ответ на: Коллеги, объясните, кто поумнее: Ведь на D-триггере(например в CPLD логике) нельзя сделать делитель импульсов или конструкцию типа "if (clk = '1' and clk'event) then" ? отправлено algent 12 августа 2003 г. 20:35

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа