Отправлено Spartan5V 22 августа 2003 г. 09:45

Встречал ли кто такой эфект:
создается самый простой проект в Foundation 3.3 для Spartan 5V - fd триггер, на вход "D" заводим VCC(либо 15Гц с OSC4), а на вход "С" 8МГц с OSC4 (либо внешний клок 8МГц), выход триггера на пин(пробовал разные пины). Ткаже на пины выводим входной клок и выходы с OSC4.
Грузим Xilinx JTAG-ом, на выходе FD триггера НОЛЬ. На остальных выходах наблюдаем там где надо и входной клок (8МГц), и 15Гц с 8МГц с OSC4.
В FPGA Editore показывает, что все развелось как надо.
Такая же ситуация при подключении счетчиков, Data Register из LogiBLOX-а.

• Установка BSCAN помогла. — Spartan5V   (26.08.2003 09:41, 46 байт)