Отправлено andrew_b 25 августа 2003 г. 13:08 В ответ на: Ответ: Согласен, в догонку скажу. Знаю VHDL, буду учить верилог ... Писать много уже надоело -) и тупая запись 16ричного формата. Verlog продуманее, ИМХО. отправлено Jackal 25 августа 2003 г. 12:58

Ну используйте редактор с auto completion --- он будет много писать за вас. :-)
Запись 16-ричных чисел пости такая же как в Цэ. В чем тупость?

• Ответ: ну у меня Aldec hdl, есс-но комплит есть, но все же verlog более компактный. Запись .. ну прик, но в верилоге приятнее. и опять же в европе стандарт Verilog. Да и вообще знать надо и то и другое, а на чем писать то или иное, это уже дело вкуса. — Jackal   (25.08.2003 14:07, пустое)
  • А я вот читал, что VHDL - Европа, Verilog - Америка (причем в разных источниках) — Victor®   (26.08.2003 14:45, пустое)
    • пример из жизни: сы-шы-а и Канада - ВХДЛ, Индия - Верилог. Совместный проект - и все учатся друг у друга. — 1   (28.08.2003 13:08, пустое)
• conv_to_integer, conv_std_logic_vector - и прочая очевидная из контекста типизация — yes   (25.08.2003 13:27, пустое)