Отправлено V61 18 сентября 2003 г. 17:56 В ответ на: Вопрос: если у вас случалась разница в функциональном и пост-синтез моделировании, в чем была причина? отправлено cms 18 сентября 2003 г. 16:44

В тесте ставите два блока (поведенческий и time_sim), и начиная со входов локализируете ошибку.
Если синтез прошел нормально, то разница между моделями только во времени распостранения и предустановки сигналов.

• Место появления ошибки и так видно невооруженным взглядом. Вопрос в том, почему она появляется в синтезированном коде. — cms   (18.09.2003 18:29, пустое)
  • Ответ: И в чем заключается ошибка? — V61   (18.09.2003 18:36, пустое)
    • В том что часть выходов при тайминг-симуляции становится в unkoun-state и где искать причину не понятно. Тот же тест-бенч с моделированием по несинтезированным исходникам дает все ок. И синтезатор не на что не ругается. — cms   (18.09.2003 18:42, пустое)
      • Была похожая проблема с AHDL52 + Quartus-II: тайминговое моделирование давало полную лажу, хотя Quartus давал максимальную частоту в 2 раза большую чем требовалось, в железе все работало нормально и моделирование в самом Quartus давало тоже положительные результаты. Тогда мне в конфе никто толком объяснить этот эффект не смог (даже не попытался). — cdg   (19.09.2003 09:09, пустое)
        • Сори, немного недочитал... У Вас похоже проблема в том, что синтезатор неверно синтезирует то, что вы ему написали, такое тоже бывало. Смотрите внимательно на синтезированную схему, найдете. — cdg   (19.09.2003 09:12, пустое)
      • Ответ: Это не причина, а следствие. — V61   (18.09.2003 18:58, 120 байт)
      • Тогда все просто: гдето не выдерживаются setup times - с MaxPlus у меня такое случалось. — _aquarius_   (18.09.2003 18:49, пустое)