Отправлено Vallav 23 мая 2001 г. 13:48 В ответ на: Ответ: Pokonkretnee(+) отправлено vitA 23 мая 2001 г. 11:46

Это на какой элементной базе?
Если элементная база статические D-триггера и статическая логика,
как во всех Altera и Xilinx, то:
"Vihodnie sostoianiia REAL'NOI sinhronnoi sistemi validni tol'ko v
opredelennie promejutki vremeni." - нет, они валидны через некоторую
задержку после прихода такта и некоторое время после прихода следу-
ющего такта.
"Moment taktirovaniia - est' moment izmenenia znachenii vihodnih sostoianii" - нет, выходное состояние меняется через некоторое
время после тактирования - на этой задержке все здание синхронной
логики построено.

А с какой стати на картинке вероятность ощибки перед фронтом
начинает расти? Это что же будет, если с фронтом подождать?

• V FPGA est' opredelennaia (nenulevaia) zaderjka rasprostraneniia kloka,(+) — vitA   (23.05.2001 15:38, 144 байт)
  • Ответ: — Vallav   (23.05.2001 16:42, 201 байт)
    • Классические "гонки" сигналы бегут по разным траекториям и собираются в хвосте комбинационной логикой - результат есть функция длины пути,без разбиения системы на синхронные конвейеры задача неразрешима. — Grigory   (23.05.2001 20:03, пустое)
      • Ответ: — Vallav   (23.05.2001 21:59, 181 байт)
    • Классические "гонки" сигналы бегут по разным траекториям и собираются в хвосте комбинационной логикой - результат есть функция длины пути,без разбиения системы на синхронные конвейеры задача неразрешима. — Grigory   (23.05.2001 20:03, пустое)
      • Ответ: — Vallav   (23.05.2001 21:59, 181 байт)
  • По-моему Mike это все-равно не спасет. — Андрей   (23.05.2001 15:51, 96 байт)
    • Dumaiu, Mike pitaetsia ob'edinit' v odnoi sisteme sinhronnie i asinhronnie uzli. Eto LOVUSHKA. — vitA   (23.05.2001 17:06, пустое)
      • Аминь! — Андрей   (23.05.2001 18:57, пустое)