Отправлено Vallav 24 мая 2001 г. 21:01 В ответ на: Ответ: (+) отправлено vitA 24 мая 2001 г. 15:43

"Kommutaciia CLK - eto: a)assinhronnaia sistema; b)narushaetsia
uslovie - skvajnost' = 2; Eto uje drugaia tema."
Ну и пусть асинхронная (на самом деле не обязательно), ну и пусть
скважность !=2 - какая разница. Главное один clock вырезать.

"Sistema ne uvelichivaet veroiatnost' oshibki, a veroiatnost'
poiavleniia oshibki povishaetsia v eti momenti vremeni (sm. ranee)."
Поменять название - не значит ответить на вопрос.
Еще раз вопрос: из Ваших сообщений следует - есть фронт на clk, есть
пик на P, нет фронта на clk, нет пика на P. Тоесть они взаимосвязаны.
Одно причина, другое следствие. Разумно предположить, что причина -
фронт на clk. Но на картинке пик на P начинается раньше фронта на
clk.
Вот и спрашиваю уже который раз - как следствие может быть
раньше причины?

"Perekos" CLK : zapolniaem FPGA na ~80%, zapuskaem proekt na
100-150 MHz - i ne rabotaet. Pochemu? Iz-za "perekosov" CLK.
На 100 - 150 MHz может не работать по другой причине.
На 1 MHz будет работать?

"Dvuhfaznost' v triggere mojet i est', no mne o nei nichego
ne izvestno, jal'.
Так иначе он бы не смог принимать по фронту.

• Vallav PRAV!!! (v chem-to :-))(+) — vitA   (28.05.2001 00:29, 812 байт)