Отправлено leoyv 20 сентября 2003 г. 01:23 В ответ на: Ответ: отправлено xcv 19 сентября 2003 г. 17:39

Выход Стратиха до 24мА (40мА - мах допустимый, а не нормальный ток), ну а емкость в 100пФ - это грустно, посчитай какой ток будет на фронтах, я уверен - сгниет... А почему не размножить пины? Или использовать Clock driver? А вообще идея не слишком хороша - получать clock c FPGA, неужели ничего поэлегантней нельзя придумать, ведь это типичное решение для асинхронной имплементации. А это ЕСТЬ поиски приключений на собственную задницу.

• Ответ: Да, похоже, придется множить пины. Clock может идти только с фпга, потому как она его и генерит и много еще чего делает.. — xcv   (22.09.2003 14:05, 149 байт)
• Ответ: Ставте быстрые буфера серии LVT, LVX или подобные. это также даст возможность дополнительно варьировать задержку тактового сигнала — murid0   (21.09.2003 10:12, пустое)