Для подключения библиотеки Verilog в AHDL: Design-> Settings -> Verilog -> Verilog Libraries -> Add..., автоматом почемуто не подключаются :o(((((, мне не удалось запустить Verilog тайминговое моделирование в AHDL61, поэтому использую VHDL выходные файлы, а тестбенч на Verilog. («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Для подключения библиотеки Verilog в AHDL: Design-> Settings -> Verilog -> Verilog Libraries -> Add..., автоматом почемуто не подключаются :o(((((, мне не удалось запустить Verilog тайминговое моделирование в AHDL61, поэтому использую VHDL выходные файлы, а тестбенч на Verilog.

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено cdg 26 сентября 2003 г. 18:04
В ответ на: Помогите с Active-HDL и Quartus отправлено Gunner 26 сентября 2003 г. 15:07

Составить ответ ||| Конференция ||| Архив

Ответы

Похоже теже грабли :( Временная симуляция не запускается, глохнет на этапе инициализации :( — Gunner (26.09.2003 18:48, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа