Отправлено pi 02 октября 2003 г. 11:12

(Пользую Spartan2, ISE5.2.03, Amplify3.2(verilog))
Разбиваю проект на модули. Создаю модуль генераторов, вход – глобальный тактовый вход, выход – шина содержащая несколько тактовых сигналов (10,20,30,40,60,160МГц). Подключаю соответствующую тактовую к нужным модулям. Теперь хочу указать синтезатору-оптимизатору временные ограничения которые он должен использовать для соответствующего блока. При попытке просто указать в файле временных ограничений какие тактовые частоты имеют внутренние сигналы . Появляется следующее предупреждение:
@N|The option to pack flops in the IOB has not been specified
@W|Cannot find object Clc10MHz to apply define_clock
@W|Cannot find object Clc20MHz to apply define_clock
@W|Cannot find object SINHRO_TV_GENERATOR.SGI to apply define_clock
@W|Cannot find object Clc40MHz to apply define_clock
@W|Cannot find object Clc120MHz to apply define_clock
После установки флажка «virtual clock» предупреждения пропадают, но такое чувство что он эти ограничения никак не учитывает. Если синтезатор не может использовать в качестве синхросигнала внутренний сигнал, тогда почему в сводной таблице производительности присутствуют нерукотворные тактовые сигналы, в основе названий которых те изначальные тактовые сигналы. Например:
Starting Clock Frequency Frequency Period Period Slack Type
-------------------------------------------------------------------------------------------------------------------------------------
BFI_map_top_d1_rel1|Clc30MHz_derived_clock 30.0 MHz 32.3 MHz 33.333 30.985 2.348 derived
BFI_map_top_d1_rel1|ClcBUS_inferred_clock[2] 60.0 MHz 64.5 MHz 16.667 15.506 1.161 inferred
BFI_map_top_d1_rel1|Inst_CLOCK_DISTRIBUTOR.CLK2X_dll_derived_clock 60.0 MHz 121.1 MHz 16.667 8.255 8.412 derived
BFI_map_top_d1_rel1|Inst_SINHRO_TV_GENERATOR.clcdiv_inferred_clock[4] 60.0 MHz 164.8 MHz 16.667 6.070 10.597 inferred
BFI_map_top_d1_rel1|Inst_SINHRO_TV_GENERATOR.offset_T32us_inferred_clock 60.0 MHz 82.5 MHz 16.667 12.115 4.552 inferred
ICRD 2.0 MHz NA 500.000 NA NA eclared
ICWR 2.0 MHz 2.1 MHz 500.000 479.963 20.037 declared
p30MHz 30.0 MHz NA 33.333 NA NA declared
System 60.0 MHz 115.5 MHz 16.667 8.661 8.006 system

• attribute syn_keep : boolean; attribute syn_keep of Clc10MHz : signal is true; — zlyh   (02.10.2003 11:42, пустое)