|
|
так это точно. Ведь основные задержки происходят не в буферах, а в проводах. И для того, чтобы грамотно развести дерево тактовых сигналов (с допустимым clock skew и clock latency) надо учесть расположение на кристалле потребителей этих тактов, и расставить буфера уже с учетом длин соединений от них до триггеров.
В отличие от цепей сброса, где задача стоит только в непрывешении нагрузочной способности.
E-mail: 
info@telesys.ru
