|
|
Я делал двуми путями - через VHDL и через schematic.
В VHDL код простой:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity TestVHDL is
Port (
lamp1 : out std_logic;
lamp2 : out std_logic;
lamp3 : out std_logic;
lamp4 : out std_logic;
lamp5 : out std_logic;
lamp6 : out std_logic;
lamp7 : out std_logic;
lamp8 : out std_logic;
lpt1 : out std_logic;
lpt2 : out std_logic;
lpt3 : out std_logic;
lpt4 : out std_logic;
lpt5 : out std_logic;
lpt6 : out std_logic;
lpt7 : out std_logic;
lpt8 : out std_logic
);
end TestVHDL;
architecture Behavioral of TestVHDL is
begin
lamp1 <= '0';
lpt1 <= '0';
lamp2 <= '1';
lpt2 <= '1';
lamp3 <= '0';
lpt3 <= '0';
lamp4 <= '1';
lpt4 <= '1';
lamp5 <= '0';
lpt5 <= '0';
lamp6 <= '1';
lpt6 <= '1';
lamp7 <= '0';
lpt7 <= '0';
lamp8 <= '1';
lpt8 <= '1';
end Behavioral;
И потом создавал Implementation Constrains File, в котором прописывал на какие ножки они соединяются....
E-mail: 
info@telesys.ru
