[an error occurred while processing this directive]
|
видимо, начиная с версии 5.2 (а может и раньше) Verilog айса поддерживает выражение типа:
reg [3:0]counter = 5;
что не может не радовать. На железе не проверял, но симулятор работает правильно. И ни каких констрейнов не надо править.
Пятничному Хрену:
не всегда регистры по умолчанию становятся в 0. Для надёжности их лучше инициализировать при надобности.
2 NivikM:
К сожалению у альтеры начальное значение отличное от нуля может задаваться не для всех семейств. Поэтому универсального решения нет.
E-mail: info@telesys.ru