Отправлено Valeri 14 июня 2001 г. 07:13 В ответ на: А опыт сравнения какого плана?(+) отправлено Malyan 14 июня 2001 г. 03:33

>Тоесть до какого предела проходило сравнение?Неужели вы компилировали
>аналогичные проэкты на AHDL и на VHDL&Synplify.

А куда было деваться? Изначально все писалось на AHDL (TDF), но когда видишь безобразный результат, то начинаешь искать как можно выкрутиться. После долгих мучений и попыток заставить МАХ+ нормально синтезировать мультиплексор с неполностью занятыми входами в конечном итоге получил желаемое только с помощью Synplify. Тщательно смотрел на результат синтеза при самых разных исходных файлах и убедился, что работает он чертовски разумно. Честно говоря, не ожидал от него такой смекалки. А вообще-то у меня этот мультиплексор еще и с внутренним pipeline слоем между stages. Все-таки 32х32 и частота 66 МГц, а чип всего лишь ACEX100K (хоть и -1).

>И если вы проэктируете под Альтеру,используете ли LPM модули?
>И какой путь более приемлимый в этом случае.

Еще бы, а как же без них? Всякие CLKLOCK, LPM_FIFO_DC, не говоря уже о LPM_COUNTER и LPM_MUX.

>1.Файл верхнего уровня в Максе GDF -LPM и множество модулей
>синтезированных в Synplify и переданые в макс,соединяются на >различныхуровнях в GDF.

Никогда не использовал GDF. Только TDF или VHDL, включая файл верхнего уровня. Synplify умеет выдвать результат синтеза в виде TDF файла, который потом оформлял функцией и включал в вышестоящий файл.

>2.Проэкт полностью описывается в Synplify(возможность использовать
>lpm вроде есть).Но меня больше устраивает проэктирование в виде
>блоков(символы с HDL внутренн. или LPM или просто триггер)
>соединненных графически.

Графика еще как-то годится, когда дизайн небольшой. А когда в проекте используются 6 FIFO, работающих от разных асинхронных клоков, полсотни различных счетчиков, несколько десятков мультиплексоров и столько же state machines, плюс условная генерация блоков проекта - неплохая задачка для желающих поупражняться в рисовании схем. :-)

Вообще это достаточно общепризнанный факт, что схемы годятся только для проектов не больше некоторого характерного размера. Но я знаю людей, которые проработали FPGA дизайнерами не один десяток лет и до сих пор рисуют все в графике. При этом они сами признают, что это ограничивает их потенциальные возможности, но они готовы с этим мириться.

Валера.