[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
Народ, тут проблема нарисовалась:
1. Сделан VHDL проект под VIRTEX XCV300
2. Проект синтезирован в EDIF с помощью Synplify 6.1.3
3. Сделано P&R проекта в Xilinx Foundation 2.1i, где получена тактовая частота работы в 55МГц
ПРОБЛЕМА: проверка (симуляция) пост-P&R файла с использованием SDF-файла НЕ ПРОХОДИТ на заявленной частоте. На СУЩЕСТВЕННО меньшей - проходит.
Кто сталкивался с подобным? Чего посоветуете? Писать можно на мыло.
E-mail: info@telesys.ru