Отправлено ilya79 16 ноября 2003 г. 11:27

1. Synplify упорно отказывается синтезировать RTL описание синхронной RAM во встроенную память(для Xilinx код проходит) и раскидывает ее на логику. Неужели единственный выход пользоваться ACTGen Macro Builder и black box ???
2. Возможен ли такой маршрут отработки проектов :
Синтез RTL кода в Synplify для Xilinx и отладка.
Синтез того-же кода в Synplify для Axcelerator (разумеется предварительное моделирование перед прошивкой!).
Я понимаю что будет очень не оптимально, но все же ???

• Ответ: Синтезируйте и отлаживайте на каких угодно кристаллах. А отлаженный алгоритм также будет работать и в любой другой серии - это забота компилятора. — murid0   (17.11.2003 13:53, пустое)
  • отлаженный алгоритм потом легко переносить на другой Chip — KA   (17.11.2003 23:21, пустое)
• а вы для чего делаете ACTEL or XILINX. — KA   (16.11.2003 19:21, пустое)