Отправлено zlyh 18 ноября 2003 г. 11:50 В ответ на: А в какую сторону? Или совсем как получится? отправлено 111 17 ноября 2003 г. 17:24

Из того что я однажды делал:
1) Есть внутрення задержка логического элемента от пина до пина. Для Хилинховых Fmap Hmap, триггеров и т.д. это можно рассчитать достаточно точно, и возможно это в библиотеке есть. Верить этому можно.
2)Нагрузочная способность выхода. Ёмкость подсоединённых входов умножается на некий коэффициент, получается задержка. Для заказной мелкохемы я бы этому верил. Но Хилинхов трассировщик (как наверно и любой другой ПЛИСины) сам тоже делает оптимизацию. (А судя по ключу "-u" к bitgen-у, то и bitgen тоже чтото посвоему пределывает). На разных верёвках стоит разное количество буферов, соответсвенно разные нагрузки, разные ёмкости. Знает ли синтезатор что делает трассировщик?
3)Собственно задержка проводника. Этим параметром в синтезёре вроде можно в меню поиграть. В Хилинхе задержка на клоковых верёвках, помоему около 0.1 нс, если же клоковый сигнал подать на не клоковый вход то задержка(от выхода клокового буфера до входа элемента) может быть около 2 нс и больше. (У меня однажды такая задержка была равна половине периода клока. Ессно ничё не работало). "Мелочь, а какая разница в судьбах". Так что этому параметру не верю вообще.
4)Верю только backannotate-у. (А чтоб сделать backannotate, надо проект таки сделать.)