[an error occurred while processing this directive]
Подтверждаю. Верилог в Максе такого не понимает. Ему подавай отдельные файлы под каждый модуль. А вы собственно какой чип пользуете?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
Рыба
26 ноября 2003 г. 13:53
В ответ на:
Верилог в максплюсе очень слабый, есть предположение, что ограничение то-же, что и в AHDL - в одном файле один модуль и имя файла равно имени модуля. Квартусом его!
отправлено SМ 26 ноября 2003 г. 13:21
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ответ: Я эти файлы специально соединил, чтобы было понятно, а использую я асекс
—
axalay
(26.11.2003 14:07,
пустое
)
Тогда нада срочна переползать на квартус. Уж очень он хорошо (по сравнению с максом) асексы разводит ...
—
Рыба
(26.11.2003 16:09,
пустое
)
Ответ: Может переплыть?
—
axalay
(26.11.2003 18:11,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru