[an error occurred while processing this directive]
|
1. Максимальную частоту проекта после компиляции в Квартусе, например для знакового умножителя 12х12.
2. Сколько LCELL'ов занял такой умножитель.
3. Каков pipeline.
Само по себе желание сделать умножитель более быстрый, чем предлагаемый самим изготовителем микросхем, похвально.
Но как бы это не превратилось в битву с ветряными мельницами :-)
Для информации: LPM_MULT (12x12 знаковый) на Циклоне при pipeline=6 дает 304 МГц. Чего еще хотеть? Ведь 304 МГц - это максимальная частота клока Циклона, и, как совершенно справедливо сказано в Вашей статье, остальные части проекта (включая и память) будут ограничивать частоту на значительно более низком уровне.
Так зачем же копья ломать? Берем LPM_MULT (или Coregen для Xilinx) и не тратим время и силы попусту :-)
E-mail: info@telesys.ru