[an error occurred while processing this directive]
|
IMHO - для того, чтобы получить hold time violation, сигнал должен обогнать клока :) В асике - это легко - и я там нарывался на такое. А вот в FPGA - сильно сомнительно, чтобы при использовании dedicated clock circuitry такое могло произойти в принципе.
E-mail: info@telesys.ru