|
|
>>> В свою очередь спрошу. А откуда эта информация. Прошерстил альтеровский CD и ничего по поводу древовидной структуры не нашел.
В любом даташите на них в одной из первых строк: "– Built-in, low-skew clock distribution trees". А так как в семействах FLEX, ACEX и CYCLONE все глобальные линии могут быть использованы для "Clock Distribution" - то, естессно, они все есть tree. Да и на сегодняшний день нет никаких технологий, кроме синтеза деревьев для получения систем распределения сигналов с малым перекосом (skew). И специальный софт для этого дают - например Synopsys CTC (просто приходилось почти самому их сынтезировать в процессе разработки ASIC'а).
А на счет рисунков и возможностей чего либо попасть в глобальную "древесную" сеть - не факт, что они там во всем сознались. Написали же, что далеко не каждый "Row" может драйвить глобальные линии (ACEX, табл.7, стр.32) - значит и эти линии соединительные далеко не везде проложены, и вовсе на факт, что они используют ту-же технологию, что и "Row Fastrack" для веревок-соединителей сигналов с выхода LE с глобальными.
И я никогда не поверю, что прохождение по глобальной линии (а время там гарантируется с точностью до skew одинаковое что в самую дальнюю точку, что в ближнюю) может быть быстрее, чем по прямой небуферированной железке-фастреку меж соседними LAB.
Кстати, при синтезе АСИКа skew был просто жизненно важным параметром, а альтера вот взяла и его умолчала. Сказав просто так, между текстом, что он меньше 1 нс, что и так даже ежу понятно. При этом вполне документировав latency (оно есть tDCLK2LE и tDCLK2IOE).
E-mail: 
info@telesys.ru
