Отправлено Gunner 30 декабря 2003 г. 13:12

Макс выдает ошибку:
"BIDIR pin "data0" cannot be assigned more than one value".

Ругается на запись:

...
data[7..0] : BIDIR;
...
FOR I IN 0 TO 7 GENERATE
data[I] = TRI(avr_dr_oreg[I], avr_cs_ram & !avr_rd_n);
data[I] = TRI(avr_isr_oreg[I], avr_cs_isr & !avr_rd_n);
END GENERATE;
...

Семейство ACEX1K.

• С текстом у вас все в порядке. Попробуйте для компиляции в Максе создать отдельную папку, куда перенесите только исходные файлы (*.tdf, *.inc, ..), затем укажите все необходимые предписания. — Andy_P   (30.12.2003 14:38, пустое)
  • Все и находится в отдельной папке — Gunner   (30.12.2003 14:44, пустое)
    • Уговорить Макс (и Квартус) можно дописав мультиплексор по данным перед TRI буферами. Конечно это не точный ответ на проблему, а ее обход! — Andy_P   (30.12.2003 14:53, пустое)
      • Гм ... это я понимаю. Но, по-хорошему, Макс сам должен мультиплексор сгенерить :) — Gunner   (30.12.2003 14:56, пустое)
        • По всей видимости Макс пытался это сделать по выходу TRI буферов, как в случае выходов для других буферов/функций типа NODE или TRI_STATE_NODE, но увы :-) — Andy_P   (30.12.2003 15:07, пустое)
          • Очень жаль ... когда-то в схематике такое делал и Макс понимал, а теперь ... Буду юзать Квартус :) — Gunner   (30.12.2003 15:33, пустое)
            • А как Вы предполагаете, какую схему реализует компилятор, если буфер с третьим состоянием находится в элементе ввода-вывода? По-хорошему, MaxPlus прав в том, что эта схема физически нереализуема в ПЛИС. Описывайте мультиплексор, как оно и должно быть. — svf   (30.12.2003 18:52, пустое)
              • Это я к тому, что то, что Quartus делает это автоматически - скорее минус. Иногда синтезатор такого нагородит... — svf   (30.12.2003 18:55, пустое)
• Потому что в МАКСе очень слабый VHDL-компиллер. Ребята учились. И даже в Q2.2 он неправильно работал с некоторыми конструкциями. — cms   (30.12.2003 13:41, пустое)
  • 2 cms, а что вы предпочитаете для работы с VHDL (или/и Verilog) для PLD/FPGA? — Andy_P   (30.12.2003 14:58, пустое)
    • VHDL -это более сторгий, чем Verilog, язык и софтом поддерживается лучше. Хотя обим им давно пора на свалку. — cms    (30.12.2003 15:07, пустое, ссылка)
      • Ответ: Ну прочитал я эту статью и что? Чего мне не хватает в Верилоге для работы с кодом и последующей эмуляции в Альдеке( если не очень категорично говорить о Моделсиме , то самое мягкое пожелание на Новый Год авторам последнего - это засунуть его туда ,чем они его родили и еще немного поносить для исправления уродства) — Z   (30.12.2003 18:47, пустое)
      • Я спрашивал чем лично ВЫ пользуетесь. Какому HDL отдаете предпочтения? — Andy_P   (30.12.2003 15:18, пустое)
        • VHDL-ем. — cms    (30.12.2003 15:31, пустое)
          • Каким софтом пользуетесь? — Andy_P   (30.12.2003 16:38, пустое)
            • Quartus + MSim — cms   (08.01.2004 11:44, пустое)
  • Проект написан на AHDL. Родной же альтеровский язык :) — Gunner   (30.12.2003 14:06, пустое)