[an error occurred while processing this directive]
|
Допустим, у Altera плохой синтезатор, а этому парню из техподдержки стоит дать пинка. Кстати, почему они часто синтезируют счетчик с цепью переноса на FLEX/APEX/ACEX с переносом из 0-го во 2-й разряд, а 1-й отдельно, я так и не понял. Работает медленнеe, чем полностью ripple carry.
Но ведь и у других - то же. Проблема с синтезом счетчиков в Leonardo Spectrum (обычный счетчик с синхронной загрузкой на Verilog задействовал 2n вместо n элементов) была ими признана года два, нам прислали номер бага, а воз и поныне там.
Поэтому, пока человек на уровне netlist не поймет, как синтезируется схема - конкурент сделает то же на более мелкой, медленной и дешевой ПЛИС. Надо писать так, чтобы синтезатор не сделал криво, даже если захочет. А AHDL для этого хорош.
Я не говорю о том, чтобы все проекты разбирать на таком уровне. Достаточно иметь некоторое представление о синтезе и его результатах, чтобы за то же время разрабатывать лучшие проекты.
С теоретической же точки зрения синтез и mapping по прежнему весьма далеки от совершенства.
E-mail: info@telesys.ru