Отправлено 29 сентября 2005 г. 11:29

Разгоняю ядро до SYSCLK = ~100Мгц (точнее 99.6 Мгц. Это очень надо - по шести каналам АЦП реализованы цифровые фильтры).

В даташите есть фраза:
(Note: the ADC0 SAR Conversion Clock should be less than or equal to 2.5 MHz).

Но при SYSCLK = 100Мгц не получется SAR Conversion Clock менее 2.5Мгц! Делитель может быть только 0x1F максимум, и соответсвенно SAR Conversion Clock получется более 3Мгц.

Как же быть - как соблюсти требования даташита? Или я что-то не понимаю?

ЗЫ. Хотя АЦП вроде работатает...

Спасибо,
Влад