|
|
Скажу только, что для своих задач я выбрал VHDL вполне осознанно, но пришлось бы писать на Верилоге - писал бы на нем. Хоть массивов структур мне и не хватало бы. Или их уже добавили в Верилог?
А в драйверах - так ведь сколько было ошибок с выходом за границу буферов?
Я уже и не понимаю, какие такие осложнения с типами в VHDL? Не забывайте, что те же целые можно описывать как подтипы, а то, что перечислители не преобразуются автоматом - так и правильно, такие преобразования нужно контролировать.
|
|
E-mail: 
info@telesys.ru
