Отправлено shiza 15 декабря 2005 г. 06:03

Встала передо мной такая вот задачка. Давно этим не занимался, и даже не знаю откуда подступится.
есть черный ящик. 10 линий входных. 16 выходных.
Зависимость выходных линий от входных есть в виде бооольшой таблицы соответствия.
Надо этот черный ящик представить в комбинаторной логике.
Ящик большой... поэтому просто напрячся и подумать не получается.
Может есть какие-то общие алгоритмы для этого? где лучше почитать про это?
Или программы специальные какие...
Чтоб они этот ящик может еще и заоптимизировали, в целях минимизации элементов.... =)

• Учебная задача, что ли? "В лоб" - усовершенствуйте обычную схему дешифратора или минимизируйте по картам Карно. Если практическая задача - используйте ПЗУ или средства автоматизации проектирования. — Неучь ночная   (15.12.2005 13:35 212.57.141.77, пустое)
• недавно в конференции раскрыли мне глаза - Электоник веркбенч умеет это делать! — DPTR32   (15.12.2005 10:51 213.177.117.107, пустое)
• Карты Карно ? — PlainUser   (15.12.2005 10:35 62.148.235.50, пустое)
• Ответ: (+) — SM   (15.12.2005 09:34 213.141.158.26, 170 байт)
• Комбинационная логика не со всякой таблицей сможет оптимально справиться. В чистом виде это ПЗУ - 1024 слова по 16 бит, а логическая реализация может потребовать тысяч и тысяч логических элементов, т.е. немалой FPGA/CPLD — =AVR=   (15.12.2005 09:11 80.92.96.19, пустое)
  • В его случае это (+) — SM   (15.12.2005 10:04 213.141.158.26, 178 байт)
    • Да, чего-то я перемудрил спросонья :-{} — =AVR=   (15.12.2005 10:12 80.92.96.19, пустое)
• эти вещи изучались в дискретной матемеатике, но вот что к чему не помню, давно было. —    (15.12.2005 08:04 81.195.17.132, пустое, ссылка, картинка)
  • как одна из тем дискретки, синтец комбинационных схем, позабыл уже почти все, но из таблицы синтезировать логику было очень не сложно.. — BETEP   (15.12.2005 10:53 195.209.216.156, пустое)
• Рисуй все в VHDL, там вроде можно с помощью таблицы состояний все задать, а потом в CPLD или FPGA — RUAL   (15.12.2005 06:10 217.20.82.57, пустое)
  • Это дешифратор потом войдет в состав микросхемы. Надо сделать его в из XOR, AND, NOT. А какой пакет позволяет из описания таблицы VERILOG сделать схему? — shiza   (15.12.2005 06:27 80.240.216.42, пустое)
    • Любой синтезатор это умеет. А вот как в верилоге таблицу сделать ? :) Через primitive что-ли? — SM   (15.12.2005 10:07 213.141.158.26, пустое)
      • А причем тут таблица ? Для этого есть "CASE" :-)) 1024 строки текста и... золотой ключик у Вас в кармане. — Kuka   (15.12.2005 10:29 195.239.227.102, пустое)
        • Как обойти, я и сам знаю. — SM   (15.12.2005 10:31 213.141.158.26, пустое)
          • Причет тут обойти? Вы, что в HDL знаете такой оператор "Truth_Table" ? :-)) — Kuka   (15.12.2005 10:58 195.239.227.102, 207 байт)
            • Да, я знаю в HDL такой оператор. А Вы еще нет? :) (+) — SM   (15.12.2005 11:15 213.141.158.26, 3732 байт)
              • Ну, чтож - флаг Вам в руки :-)) Шизу будет очень жалко ... — Kuka   (15.12.2005 11:39 195.239.227.102, пустое)
                • Кстати ради интереса проверил - primitive это вполне синтезируемая конструкция, по крайней мере квартусом. — SM   (15.12.2005 11:51 213.141.158.26, пустое)
                • Жалко? Да сделать прогу по преобразованию бинарника для ПЗУ в AHDL "table" это 15 минут работы. Ровно столько же, сколько и в "case". — SM   (15.12.2005 11:43 213.141.158.26, пустое)
    • Ответ: про VERILOG ниче сказать не могу, вот проснется SM, у него спросишь — RUAL   (15.12.2005 07:10 217.20.82.57, пустое)
  • Можно тупо загнать эту таблицу в две ПЗУхи, весь вопрос в задержках... — RUAL   (15.12.2005 06:19 217.20.82.57, пустое)
    • Не... в таблицы не покатит. Схема должна быть чисто комбинаторная. без тактовых задержек. — shiza   (15.12.2005 06:24 80.240.216.42, пустое)
      • Ответ: ПЗУ да, но они могут давать помехи(дребезг) на выходе при смене адреса на входе, было такое. Если хочется логики, то обращаться к булевой алгебре. — vk   (15.12.2005 09:51 195.14.53.142, пустое)
      • Большинство ПЗУ - Flash, EPROM - и так асинхронные, и тактовых задержек не имеют. Будет только задержка распространения - от 25 до 50 нс от смены адреса до смены данных — =AVR=   (15.12.2005 09:14 80.92.96.19, пустое)
      • Тьфу. Хотел сказать КОМБИНАЦИОННАЯ логика. Ночь... язык заплетается =) — shiza   (15.12.2005 06:31 80.240.216.42, пустое)

E-mail: info@telesys.ru