Текст заголовка сообщения полностью: Помогите отладить первую Верилог-программу - Квартус ругается страшными словами. Я уж по-разному его упрашиваю, а ерроров почти как строк:

module sdram (clock, reset, cs, ras, cas, amux, aword, cword);
input clock, reset;
output cs, ras, cas, amux, cword;
wire [3:0] aword;
reg [3:0] counter;
always @*
if (reset) counter=5;
//лучше передавать 'мусор' первый цикл, чем долгий RAS
case (counter)
0 : assign aword=8;
1 : assign aword=8;
2 : assign aword=8;
3 : assign aword=8;
4 : assign aword=8;
5 : assign aword=8;
6 : assign aword=0;
7 : assign aword=1;
8 : assign aword=2;
9 : assign aword=3;
10 : assign aword=4;
11 : assign aword=5;
12 : assign aword=6;
13 : assign aword=7;
endcase
/* ras=0; if (counter) ras=1; */
assign ras=1; assign amux=1;
if (counter==0) assign ras=0; assign amux=0;
assign cas=1;
if (counter==3) assign cas=0;
assign cs = ras && cas;
assign cword = clock && ~aword[3];
always @(negedge clock)
counter = counter +1;
if (counter>13) counter=0;
endmodule