Отправлено Elektronik 14 апреля 2003 г. 10:45 В ответ на: Ответ: Если поскажешь как это на IAR C сделать - буду весьма признателен. Пока что на ум ничего, кроме двух триггерного автомата (чтобы СS RAM начинался от нарастающего фронта ALE и оканчивался по нарастающему фронту RD' и WR') ничего в голову не приходит ... отправлено AU 14 апреля 2003 г. 10:22

Подайте выходы WR и RD на элемент 2-и

• Время по Datasheet ATmega 128 при кварце 16 МГЦ от спада Read до появления данных - не более Тcycl-50=12,5 нс. Даже если взять SRAM-12 нс то с элементом "И" добавится минимум 5 нс и никак в 12,5 нс не вписаться.... Ах если бы, ах если бы не жизнь была б а песня бы.... (С) МФ Летучий корабель — AU   (14.04.2003 12:59, пустое)
  • Ответ: Неужели действительно нужна такая шустрая микросхема? Народ работал с 55нс RAM (low power) без Wait State... — Rail-to-Rail   (15.04.2003 16:37, пустое)