|
Нет. VHDL я не переношу. Аллергия так сказать. Все было сделано в AHDL, отлажено (пока влезало) на ACEX EP1K50. Затем, как перестало влезать, только синопсис DC, PrimeTime и модельсим. Насчет объема ядра в отдельности быстро не скажу - если интересно, вырежу и ссинтезирую - но не быстро это. Весь чип сделан на 35000 гейтовом кристалле с тремя слоями металлизации, занято примерно 30000 гейтов.
Кстати - интерфейса к XRAM нету там. Все необходимое порассовано по SFR'ам, а MOVXы заменены на более полезные команды.
Очень поверхностно - я так думаю, что ядро заняло примерно треть площади. Вторая треть - это 256 байт двухпортового ОЗУ.
E-mail: info@telesys.ru